一、触发器的变换及其逻辑功能的扩展（论文文献综述）
王壮[1]（2020）在《自适应宽电压范围LED线性驱动电源研究》文中认为半导体照明以发光二极管（LED,Light Emitting Diode）作为光源,凭借其绿色环保、低碳节能的优点,正在逐步取代传统照明,随着人们节能环保的意识增强,LED灯具的应用越发普及。LED驱动电源,作为LED灯具的关键组成部分,其性能的好坏直接影响着LED灯具的性能和使用寿命。因此,开展对LED驱动电源的研究显得非常重要。本文参考了国内外对于该领域的研究形状,具体分析了LED的工作原理、连接方式、驱动技术等。综合分析传统驱动方式,结合开关调节器输入电压范围宽和线性调节器输出电流纯净的优点,提出了一种基于自适应串/并联转换的宽电压范围LED线性驱动新方法。将串联连接的恒流模块和LED负载分别均匀地分为若干段,通过对输入电源电压的检测结果来控制开关阵列的不同组合,从而实现恒流支路和LED负载的自适应串/并联连接,确保在较宽的输入电压范围内流过每路负载的电流恒定、总负载的功率恒定。当电源电压较高时,控制一条恒流支路和所有负载支路串联;随着电源电压的降低,负载支路相应的变换为混联形式,负载模块中有几条并联支路,则在恒流模块中相应地并联几条恒流支路;当电源电压低至一定值时,所有恒流支路和所有负载支路分别全部并联连接。基于所提出地LED驱动方法,开展了分离电路实验。在15～60V的工作电压范围内,低压（15～24V）时四条恒流支路和四条负载支路分别并联,中压（24～48V）时两条恒流支路分别和两两串联的负载支路串联后在并联,高压（48～60V）时一条恒流支路和全部四条负载支路呈串联连接。实验结果表明:在15～60V的工作电压范围内LED负载的功率恒定。最后,在分离电路实验的基础上进行扩展,基于1um高压BCD工艺设计了适用于市电输入的自适应宽电压范围LED线性驱动电源芯片。设计了芯片内部各功能模块电路,并基于CAD软件进行了仿真分析和优化设计,芯片整体电路的各项指标仿真结果达到预期要求,完成了芯片版图的设计及验证。
曹壮[2]（2020）在《基于可重构的网络报文处理关键技术及快速生成方法研究》文中研究指明随着现代互联网络技术的快速发展,各种网络应用已经深深地渗透到了社会的每一个角落:从基本的工作应用需求出发,一直延伸到人们的衣食住行,社交和娱乐需求中。丰富的互联网应用在给人们带来多彩生活的同时,却给支撑起这些应用的基础通信网络带来了各种挑战。这些挑战包括:首先,网络规模的不断扩大,网络用户数量的逐年增加,以及通信数据的海量传输,使得不断增加的互联网带宽仍显捉襟见肘;与此同时,网络特性的变化对网络服务商的网络管理能力和网络的安全带来很大的挑战。其次,随着云计算、大数据技术等新兴技术的发展,诸如数据中心、电商、视频点播等各种新型网络平台及应用的不断涌现,使得封闭僵化的现有网络结构无法对这些新的应用提供足够的支撑。此外,现有网络结构受到既有硬件技术的限制,网络设备的升级换代只能通过更换硬件设备的方式实现,带来巨大的时间成本和费用成本。最后,现有的“产商设计生产设备+网络服务商使用”的网络发展模式,使得各种设备标准林立,网络服务商使用困难,而且不具备话语权;封闭的网络设备研发生产体系,导致网络服务商无法针对网络应用进行合理有效控制,造成服务质量难以令人满意。基于以上原因,网络技术研究人员开始寻求网络处理技术的革新,包括网络处理器在硬件平台、体系结构和开发技术上的改变,以此同时满足高性能、高灵活性和快速开发部署等方面的需求。随着可重构的现场可编程门阵列（Field Programmable Gate Array,FPGA）技术的不断发展,结合计算机技术的进步,比如处理器体系结构的提出和领域特定语言（Domain Specific Language,DSL）比如P4)及其编译工具链的应用和发展,为应对以上挑战提供了可能。本文首先深入研究多核网络处理器（Network Processor,NP）体系结构和可编程的“Match-action”体系结构的特性,以及将两者应用至FPGA这种可重构器件过程中的部分关键技术。然后,针对本文设计的可重构网络报文处理流水线提出了一种使用P4语言的高层次快速开发方法。具体工作分为以下三个部分:首先,针对多核网络处理器结构在可重构芯片的应用展开研究。由于单核性能受限,多核NP结构只能通过不断增加单核数量提高报文处理并行度来提升处理性能。随着核数量的提升,随之而来的是每个内核受到片上存储空间的限制。如果将多核结构运用至资源受限、运行频率低的可重构芯片中,每个内核所分配得到的存储资源将变得更加紧张,运行过程中的访存冲突问题也更为突出,从而造成性能的急剧下降。针对该问题,本文提出了面向网络报文转发的指令集压缩定制的方法,通过使用压缩指令集,降低内核结构的复杂度,提高指令密度,进而减少访存次数,获得更高的指令缓存（Instruction Cache）命中率。本文以开源指令集RISC-V为基础详细描述了该定制方法。实验结果表明,通过该方法定制的新指令集在代码的压缩上有着较原压缩指令集更高的压缩效率及更好的处理性能。其次,针对“Match-action”结构在可重构芯片上实现的不足点,提出了基于流水线结构的报文解析器（Parser）和逆解析器（Deparser）结构及其设计方法。从提高处理性能和减少处理延时的目标出发,对“Match-action”引擎提出了结构的优化方案和依据依赖关系规划流水线的方法。具体工作如下:·基于流水线结构的解析器和逆解析器由多级流水线组成,报文头内的各个协议首部在流水线的传输过程中被逐级解析或编辑,直至所有的协议首部操作完成并输出。通过分析所需支持的报文实例,以及各协议之间的解析关系并将绘制成有向无环图（Directed Acyclic Graph,DAG）,以此作为流水线结构的设计依据。该设计方法解决了（逆）解析过程可能存在的协议处理冲突（Conflict）和停顿（Stall）,实现完全流水化,并且具有较高的处理性能。·针对“Match-Action”引擎中的多表项（Table）结构,提出将表项间的依赖关系建立表项依赖关系图（Table Dependency Graph,TDG）,并依据依赖关系的种类对表项的执行顺序进行调整,从而实现缩短流水线长度,简化流水线结构的目的。此外,通过改变表项中“Action”部分的执行方式,从而彻底摆脱通过执行指令实现各种逻辑操作的低效执行方式。在流水线的结构设计过程中,根据设计的要求定义内部总线的带宽和表项的大小,从而减少非必要的资源占用,提高可重构芯片的资源利用率。实验结果表明,基于这种设计方法生成的网络报文流水线结构具有占用资源少、运行频率高、吞吐率高和延迟低的优点。其中本文所设计的解析器与现有的同类解析器比较,在同等资源使用率的情况下,吞吐率能平均达到两倍以上。最后,针对上述（逆）解析器和“Match-action”结构所组成的报文处理流水线,提出了一个将其快速实现至可重构芯片的转换方法:首先将该流水线结构中的各个功能模块抽象为不同的通用模板并组织成模板库（Template Library）,并使用VHDL代码实现;然后将P4高级语言程序描述的网络报文处理功能及控制参数映射至对应的模板中并实例化;最后将各个功能模块按照设计要求进行连接,并生成可综合的VHDL应用代码。此外,在该框架中提出了评估库（Evaluation Library）的概念,并将其应用于流水线的优化和性能估计。该开发方法能够使网络开发人员在不考虑硬件细节的情况下,集中精力于网络应用的开发,以此提高开发效率和降低开发难度。
刘世龙[3]（2019）在《(保守)混沌系统分析及其FPGA设计》文中研究说明非线性科学研究被誉为20世纪继量子力学和相对论之后的第三次科学革命,而混沌理论及应用研究是非线性科学的一个重要分支。由于混沌系统对初始条件的极度敏感性,使得混沌系统在图像加密和保密通信等领域具有应用价值,因此,混沌研究激发了国内外学者的研究兴趣。本文在混沌系统的分析、硬件实现及图像加密和同步等应用方面进行了一些研究工作。1.本文首先提出一个新四维混沌系统,称之为系统Ⅰ。分别从初值敏感性、耗散性及对称性、平衡点稳定性、Lyapunov指数图及分岔图和Poincare映射等几个方面对系统Ⅰ进行动力学特性分析。设计系统Ⅰ的实验电路,实验表明电路仿真结果与数值分析结果保持一致,从物理层面验证系统Ⅰ混沌吸引子的存在性及可实现性。进一步对系统Ⅰ进行FPGA设计与实现,FPGA实现结果与电路仿真结果、数值分析结果吻合,从而验证系统Ⅰ的硬件可实现性。此外,对基于系统Ⅰ扩展成的分数阶系统Ⅰ’进行分析及FPGA设计与实现。2.本文在系统Ⅰ的基础上,构建出另一个新四维混沌系统,称之为系统Ⅱ。对系统Ⅱ进行动力学特性分析,包括平衡点稳定性分析、Poincare映射分析及界估算分析等。对系统Ⅱ进行电路仿真实验设计及实现,仿真表明实验结果和数值分析结果保持一致。同时,对系统Ⅱ进行FPGA设计与实现,验证系统Ⅱ的硬件可实现性。此外,对基于系统Ⅱ扩展成的分数阶系统Ⅱ’进行分析及硬件实现。3.本文将分数阶系统Ⅰ’和Cang等提出的一个四维自治动力保守混沌系统用于数字图像加密,并分别给出加密算法安全性能分析结果。4.在上述工作基础上,本文设计一个基于系统Ⅰ和系统Ⅱ的异结构同步控制器,在进行同步控制器理论分析与数值仿真基础上,利用FPGA技术完成同步系统的硬件实现,硬件实现结果与理论分析及数值仿真结果相吻合,验证该同步控制器的硬件可实现性。
唐欣[4]（2018）在《面向于3GPP LTE和IEEE802.11系统的频率综合器的研究》文中研究表明伴随着无线通信的应用需求逐渐从传统的语音过渡到日益增大的数据,无线通信系统的标准在二十年的时间里不断的演进。至今,由第三代合作伙伴（3GPP）主导指定的长期演进技术（LTE）以及国际电机电子工程学会（IEEE）制定的IEEE 802.11无线局域网标准已逐渐成为无线通信两个最主要、应用最为普及的标准。受益于半导体制造工艺和技术的快速进步,无线通信收发系统也在朝着模块高度集成化,支持多频段多制式的方向在发展。多频带和多制式决定了收发系统需要支持很宽的频率范围和具备很强的抗干扰能力,并且系统要能在不同的频带中快速切换。这对无线收发信机中的频率合成模块提出了频带范围宽,相位噪声好,锁定时间快,锁定相差小,捕捉范围大等要求。在众多结构的频率综合器中,Σ-Δ小数频率综合器凭借着良好的相位噪声,低频谱杂散,和易于与数字电路部分集成以及鉴相频率不受信道间隔的制约等优势成为现代无线通信收发系统当中最广泛的选择。针对于上述要求,本文对频率综合器的设计展开了全面的讨论和研究。首先介绍了锁相频率综合器的基本工作原理和结构,重点讨论了高阶无源滤波器电荷泵锁相环的数学模型,推导了环路增益,锁定时间,锁相环的稳定度,相位裕量等性能参数。接下来描述了频率综合器的子模块电路以及各模块的工作原理和关键性能指标,分析了频综的噪声来源,不同模块噪声对环路的作用和相位噪声其对整个收发系统的性能影响。对频综的动态特性,本文根据频综的初始状态将其分为跟踪和捕捉做了详细的分析和推导。根据3GPP LTE/LTE Advanced和IEEE 802.11ac通信协议的指标要求,本文给出了收发信机结构并推算出其中小数频综的性能指标要求。对小数频综进行了系统设计和环路参数计算,采用了EDA仿真软件对小数频综进行了行为级建模和环路参数计算结果的验证。将频率综合器总体性能指标要求进一步分解,本文在接下来的章节设计了频率综合器的子模块电路。子模块电路采用0.13μm CMOS工艺,设计包括了了鉴频鉴相器（PFD）和电荷泵（CP）,高速分频器,双频段电感电容压控振荡器（LC-VCO）,以及频综内的其它数字模块部分。鉴频鉴相器（PFD）、电荷泵（CP）对频率综合器的噪声、杂散等性能有着非常重要的影响。本文在传统的边沿触发型鉴频鉴相器结构的基础上,给出了一种基于TSPC（True Single Phase Clock）D触发器的高精度鉴频鉴相器的设计,该鉴频鉴相器具有结构简单、功耗低、鉴相范围宽、无鉴相死区等优点。考虑到电荷泵的非理想因素以及电荷共享和注入问题,本文提出并设计出了一种采用误差放大器自偏置技术的电荷泵。对鉴频鉴相器和电荷泵进行了联合仿真,仿真结果显示所设计电路没有死区,鉴相范围,输出幅度等性能指标满足系统要求。压控振荡器在整个频综系统中提供频率输出,直接决定了频率综合器的调谐范围和带外相位噪声。为了解决宽带压控振荡器中的非理想因素,压控振荡器的设计使用了一种新的结构,这种结构在经典结构的基础上采用了开关交叉耦合对,高线性可变的电容和噪声滤波等技术,来优化电路的相位噪声,功耗,振荡幅度,调谐范围等性能。为达到宽的调谐范围,核心电路采用了4比特可选频段的开关电容调谐阵列。整个芯片包括焊盘面积为1.11*0.98 mm2。测试结果表明,在1.2V电源电压下,两个频段压控振荡器所消耗的电流分别为3mA和4.5mA,压控振荡器的调谐范围为3.865.28GHz和3.143.88GHz。在振荡频率3.5GHz和4.2GHz上,1MHz频偏处,压控振荡器的相位噪声分别为-123dBc/Hz与-119dBc/Hz。小数频综的数字电路主要包含可编程分频器,Σ-Δ调制器,自动频率校准模块。可编程分频器工作在锁相环的最高频率,是锁相环中功耗最大的部分之一,因此降低功耗是可编程分频器设计的关键。本文采用基于2/3分频器级联的可编程分频器结构,频率逐级降低,总体消耗的功耗较小。同时利用Σ-Δ调制器的随机输出特性,小数频综的杂散得到了很好的抑制,另外Σ-Δ调制器的噪声成形作用还能将频率合成器的带内相位噪声移至高频,并在锁相环环路中滤除。由于VCO采用开关电容阵列将每个频段被分成了16个子频段,这就需要自动频率校准模块（AFC）在环路分频比改变后,将VCO选定在相应的子频带上。仿真结果验证了数字模块工作流程正确,满足系统要求。
刘砚一[5]（2018）在《基于细胞神经网络的动态可重构逻辑电路关键技术研究》文中进行了进一步梳理传统的计算机体系结构是静态的,工程师在进行处理器芯片设计时,芯片能够执行的功能通常是固定且不可更改的,导致现有的计算机硬件系统缺乏一定的灵活性与可控性。可重构技术使得未来的计算机体系可以根据消费者的不同需求动态地改变内部器件的结构和功能,这是一种新型的动态的计算机架构体系。可重构计算与可重构硬件设计的相关研究是构建这种新型计算体系的关键技术之一。本文以建立一个基于细胞神经网络的可重构动态逻辑计算模型及其电路实现的体系为主要目标,分别重点研究了非耦合标准CNN、非耦合异构CNN以及耦合标准CNN三类CNN模型,探讨了这三类模型构建可重构动态逻辑电路的设计思路与实现方案。在考虑工程应用的前提下,提出了设计细胞模板参数的一般性准则,并运用差分进化算法对参数进行优化求解。为解决CNN实现多输入量线性不可分布尔函数（Non-LSBF）的问题,提出了一种改进型CFC线性不可分布尔函数分解算法,并通过构建一种非耦合异构CNN模型,以更少的硬件资源实现（Non-LSBF）。本文对利用具有复杂动力学特性的耦合标准CNN实现具有可重构功能的多输入多输出逻辑功能电路也做了较深入探索,拓宽并发展了动态逻辑电路的设计理论。论文主要研究内容及贡献包含以下几个方面:（1）研究非耦合标准CNN动力学特性,分析非耦合标准CNN收敛于稳定二值状态时参数约束条件,提出更为简洁且适于实际电路实现的CNN模板参数设计原则,成功构建了14种基本两输入单输出动态逻辑门。设计并验证了基于运算放大器的单细胞电路。同混沌系统相比,基于CNN系统构成的可重构计算单元更易于VLSI实现,并具有对初始值依赖度低等优点。（2）分析并扩充了实现较大规模可重构组合逻辑、时序逻辑电路模块的思路与方法。通过改进经典CFC分解算法,降低了电路的硬件资源开销。在可重构时序逻辑电路方面,设计了一种基于非耦合标准CNN的可重构D触发器,通过调整细胞模板参数值,可动态实现时钟边沿可控的单边沿D触发器以及双边沿D触发器。（3）提出构建非耦合异构CNN来实现多输入量Non-LSBF。依据一定优化准则,对表示多输入量Non-LSBF的高维空间数据样本进行降维投影处理,从而建立起相应的判别式方程表达式,并构造出两类非耦合异构CNN模型结构。采用非耦合异构CNN模型实现Non-LSBF可较大地简化系统结构,减少实际电路硬件资源的占用。（4）由于耦合的CNN系统具有更丰富的非线性特性,本文设计了一个具有外部输入的三元耦合标准CNN模型来构造多输入多输出可重构电路。首先分析了这个三元耦合标准CNN模型的稳定性,然后以此模型为基础实现了一个3-bit的具有可重构功能的联想记忆电路,并深入探讨了该模型的系统状态变量xi的初始值对实现联想记忆功能的影响。（5）通过分析CNN系统收敛于二值稳定状态的基本约束条件,在考虑工程应用的前提下,针对不同类型的CNN模型,提出了一个适用于工程实现的细胞模板参数设计准则,将细胞模板参数求解与优化问题转化为一个非线性规划问题进行求解,采用差分进化算法对该优化问题进行求解。最后选取几组模板参数带入到电路中进行验证并对仿真结果进行分析。
郭婷婷[6]（2017）在《自举驱动式多路输出同步整流芯片的设计》文中进行了进一步梳理锂电池具有单体输出电压范围大、循环寿命长、体积小等优点,被广泛用于可随身携带装备的主要储能装置。为了满足缩短充电时间、并行可控充电、保证电池安全、提高充电效率等要求,可以选用串联锂电池组并行充电系统。因为反激变换器具有结构简单、体积小、电气隔离等特点,可以采用三路输出级联的反激变换器并行输出的方式进行电池充电。为了提高效率降低损耗,系统需采用同步整流技术,即使用通态电阻低、输入阻抗高的MOSFET来代替二极管进行整流。为了驱动输出端级联的三路反激变换器中三个整流MOSFET,设计了一款带自举驱动的多路输出同步整流芯片。所设计的驱动芯片具有三路独立的输出,可以同时驱动三路串行连接的同步整流管,并且可以实现自动停充,每一路驱动都具有自举功能。驱动芯片具有16个引脚,被分为五类,分别为供电电源引脚、实现自举功能的引脚,检测变压器各个副边绕组电压的引脚、停充控制引脚和驱动波形输出引脚。驱动芯片每一路都包括两个比较器、一个PWM控制模块和一个自举控制模块。停充控制引脚检测电池的端电压,当电池端电压达到额定电压值时,就关断该路同步整流管驱动波形的输出,停止对该组电池进行充电。为了使电源系统的电路组成简单,芯片的驱动方式采用电压自驱动方式,通过检测功率MOSFET漏-源电压VDS来产生栅极驱动信号,该驱动方式与原边的开关信号无关。对芯片的每个组成电路进行了参数设计和功能仿真。基于Cadence平台,采用CMOS工艺模型,使用Spectre对自举驱动式多路输出同步整流芯片进行系统级仿真验证,最后完成了芯片的版图设计,并通过DRC（Design Rule Check）和LVS（Layout Versus Schematics）检查,验证了所设计的芯片版图的正确性。
郑勋绩[7]（2017）在《基于多位触发器的数字电路低功耗设计方法研究》文中认为现代集成电路的峰值功耗超过百瓦,如何降低功耗成为集成电路设计的首要问题,芯片在工作时,其动态功耗占据系统总功耗的90%以上,而时钟路径上的动态功耗占据系统总功耗的40%左右。如何降低动态功耗是低功耗设计的关键,而针对降低时钟路径上动态功耗的设计方法往往会更加简单高效。目前运用广泛的低功耗技术有多阈值电压技术、门控时钟技术、多电源电压供电技术、网表优化技术等,但仍然无法满足集成电路设计对低功耗的更高要求。为此,本文针对时钟路径动态功耗,设计实现了多位触发器,并利用后端设计,有效减少了时钟网络驱动门的数量,从而降低了时钟路径的动态功耗,该方法还有利于实现更小的芯片面积。本文的主要工作包括:1、梳理分析了集成电路功耗的组成,基于此设计了减少时钟路径动态功耗的多位触发器,并详细介绍了多位触发器的结构、工作原理等,进行了功能验证,表明了此设计的可行性。2、基于多位触发器的特点,选取SHA256算法验证此设计方法在实际应用中的性能表现。首先对SHA256算法和相应模块设计做了简要介绍,然后阐述了对应模块的测试流程,最后完成了前端设计中的功能验证,表明模块设计的正确性。3、基于中芯国际55nm工艺,针对SHA256算法模块完成了测试流程中的DC综合与布局布线。对比分析了分别采用四种不同触发器（单位触发器、双位触发器、四位触发器及双位四位混合使用的触发器）的设计方式通过DC综合获得的面积、功耗、时序报告,采用了多位触发器结构能够有效地降低3%左右的面积,且采用四位触发器的时间裕量为0.2473,采用单位触发器时为0.2650,说明采用了多位触发器结构会使性能降低,但仍能满足设计要求。4、利用静态时序分析工具（Prime Time）、动态仿真工具（VCS）分别进行了时序分析、动态仿真,验证了其功能,并导出VCD文件进行最后的功耗分析,得到实际情况下的功耗。得出的功耗显示,较之单位触发器,双位触发器降低了12%的功耗,混合触发器降低18%的功耗,四位触发器降低35%的功耗。以上结果表明,采用多位触发器技术可以有效降低时钟路径功耗,而采用四位触发器的效果最为显着,同时,该方法还可减小芯片面积。
杜化鲲[8]（2017）在《QCA加法器及触发器的容错设计》文中进行了进一步梳理以CMOS器件为核心的集成电路技术一直以来遵循着摩尔定律飞速发展,随着芯片制造工艺的进步,器件的尺寸越来越小。器件尺寸的减小使得其物理基础发生根本变化,导致电路功能出现错误,出现了高功耗、高密度、复杂布线与串扰等问题,严重影响了集成电路的发展。因此广大科研工作者寻找代替传统CMOS器件的新型器件。其中,出现于20世纪90年代的量子元胞自动机（Quantum-dot CellularAutomata,QCA）是众多替代器件中的一种代表性器件。QCA提供了一种全新的编码、传递、转换二进制信息的方式。QCA电路已被广泛研究,传统电路中的诸如存储器、触发器、加法器、乘法器等已经可以实现,而且由QCA搭建的FPGA系统也有所发展。除此之外,QCA电路的稳定性以及容错特性也有科研人员在研究。QCA电路的具体物理实现依靠于电路良好的可靠性和容错性。本文致力于QCA电路的可靠性分析和容错性设计。在设计组合逻辑电路方面,利用提出的3×5模块,来优化QCA基本逻辑单元,使得它们不仅保持正确的逻辑功能,而且在缺失一个或者两个元胞的情况下能够具有良好的容错性。利用提出的基本单元来实现了加法器电路,将其与其他存在的电路进行容错性比较发现,提出的结构优化了电路的容错性。随后在时序逻辑电路方面,提出了一种改进的双边沿触发结构及其相应的JK触发器电路与D触发器,通过概率转移矩阵（Probabilistic Transfer Matrix,PTM）和缺陷研究来分析该触发结构,结果表明改进的触发结构可靠性更高,并利用模块垂直堆叠方法来优化JK触发器电路,与之前的设计相比,新结构电路的元胞数和整体面积均有所减少。经QCADesigner仿真验证,所有电路均实现正确的逻辑功能。
汤其妹[9]（2016）在《量子电路设计及其在加密算法中的应用研究》文中研究指明量子逻辑电路是量子信息学、低功耗CMOS设计、量子密码学以及量子计算机等领域研究的基础,量子逻辑电路的研究已成为当今学术界的热点之一,并表现出前所未有的应用潜力和研究空间,量子逻辑电路包括量子组合电路和量子时序电路,本文在分析量子逻辑电路特征和现有量子门基础上,对量子电路逻辑设计、优化以及在加密算法中的应用开展研究,主要工作和创新点如下:（1）用量子门搭建了常用的组合电路模块。设计了可逆多路选择器、可逆优先编码器以及可逆比较器,并给出了详细的电路功能结构图;另外,对提出的电路进行了功能仿真,验证了电路的正确性;同时,对提出的设计在量子代价、恒定输入、垃圾输出、延迟等性能方面进行了评估分析,结果证明本文提出的电路较现存的电路其性能更优。（2）对量子时序逻辑电路的理论和相关技术进行了研究。提出了两种新颖的量子门NDFG和TFG,并给出其量子等价电路。利用现存的逻辑门和新颖的量子门设计了可逆寄存器、可逆触发器和可逆计数器模块。其中重点搭建了4位可逆的通用移位寄存器、4位可逆的BCD行波计数器以及4位可逆的同步加/减计数器。仿真实验验证了所提设计逻辑结构的正确性,另外,对电路的性能也完成了评估分析,结果表明提出的设计较现存的电路有更优的性能。（3）将提出的电路模块运用于加密系统的电路设计。为了解决信息安全领域功耗分析攻击问题,设计了常用加密算法AES中模逆运算的量子逻辑电路。利用提出的量子组合电路模块和时序电路模块完成了有限域上模逆电路的量子逻辑设计,仿真实验表明所搭建的电路其逻辑功能完全正确。（4）针对手工设计量子电路存在缺陷,研究了量子逻辑电路进化设计方法,并用实例仿真验证了该方法的有效性。即基于量子遗传进化算法解决量子逻辑电路组合优化问题,通过对电路进行量子位编码、遗传操作、量子旋转门更新等生成最优解,实现了满足功能要求、性能更优的量子电路。
雷蕾[10]（2014）在《基于标准逻辑单元的全光可编程逻辑阵列》文中研究说明可编程逻辑阵列（PLA）是一种可以实现组合逻辑功能的可编程逻辑器件,其逻辑功能由用户自定义,具有实现灵活、集成度高、处理速度快和可靠性强等特点,在电域中有非常广泛的应用。而在光域,虽然基础全光逻辑门已经发展的相对比较成熟,并在包头检测、光路由、光标签交换等网络节点信号处理中有着巨大的应用潜力,但对于更复杂的逻辑功能,还需找到简单灵活的可重构方案,才能提高其在高性能计算和光网络中利用的可能性。全光可编程逻辑阵列就是很好的解决方法。本论文在详细分析全光可编程逻辑阵列的研究现状,以及光域中实现可编程逻辑阵列所面临问题的基础上,提出了一种以标准逻辑单元为基础构建的全光可编程逻辑阵列（CLUs-PLA）。主要研究成果包括以下内容：（1）详细介绍了标准逻辑单元（CLUs）的特点和性质,提出了完备的标准逻辑单元可作为组合逻辑函数一组基的概念,利用这组基即可实现任意组合逻辑功能。对可编程逻辑阵列各部分的结构和功能进行了详细介绍,并分析得出目前光域实现可编程逻辑阵列面临的最主要问题是或阵列难以实现。针对这一问题,结合CLUs特性,提出了利用CLUs构成全光可编程逻辑阵列的方案（CLUs-PLA）。相对于传统PLA,CLUs-PLA的输入光路仅需单个无源DI即可实现,与阵列由标准逻辑单元阵列取代,通过直接耦合的方式即可实现或操作。因此,如何用简单的方法高效地实现标准逻辑单元阵列成为实现CLUs-PLA的关键。（2）结合SOA中的XGM效应,利用SOA级联滤波器结构,对实现标准逻辑单元展开了研究。详细介绍了研究中所用的SOA理论模型,该模型考虑了载流子加热和光谱烧孔两种带内效应,更适合处理高速信号。同时,对SOA级联滤波器的结构进行了数值分析,理论验证了利用该方法实现标准逻辑单元的可行性。在此基础上,实验验证了40Gb/s两输入和三输入全套标准逻辑单元,最大项单元可由最小项单元得到。随后,对方案进行了扩展,通过SOA级联的方式成功实现了40Gb/s四输入全套标准逻辑单元。该方案具有强大的可重构性和串行扩展性,根据逻辑表达式的不同变换式,即可采用不同的级联方式对方案进行扩展。（3）采用SOA-Sagnac环结构和SOA中XPM效应实现了全套标准逻辑单元。对SOA-Sagnac环结构进行了等效和数值模拟,证明了该方案实现标准逻辑单元的可能性；基于数值模拟,实验验证了20Gb/s标准逻辑单元A+B,A+B+C和万AB,ABC；在此基础上,将信号速率提高到了42Gb/s,并结合输入光路,实验验证了三输入全套标准逻辑单元,这也是首次基于SOA-Sagnac环结构实现了多输入高速信号的逻辑操作。该方案工作于并行模式,最小项单元和最大项单元可以在环的不同输出端口同时得到,并且只需在控制光端口直接接入新的信号即可实现多输入逻辑单元。（4）利用HNLF中FWM效应,实现了全套同步多输入标准逻辑单元。基于分步傅里叶变换的方法,模拟了（?）INLF中4OGb/s三路RZ信号的同步多输入与门,同时在九个闲频光信道实现了两输入和三输入的与逻辑单元,理论验证了同步多输入逻辑单元的可行性。结合输入光路,实验实现了40Gb/s同步多输入标准逻辑单元,分别在五个闲频光信道实现了两输入和三输入的全套标准逻辑单元。基于实验结果,提出了利用同步多输入标准逻辑单元构建扩展型CLUs-PLA,并对CLUs-PLA的计算容量进行了定义。针对三输入的情况,扩展型CLUs-PLA的计算容量是标准型CLUs-PLA的2.3倍,且当所有闲频光的波长都相互独立时,扩展型CLUs-PLA的计算容量将达到标准型CLUs-PLA计算容量的3.6倍。（5）利用CLUs-PLA实验实现了组合逻辑中几个较重要的逻辑功能,包括40Gb/s全加器、全减器和4线-2线优先编码器。提出了利用CLUs-PLA实现二进制乘法器方法,并对2-bit乘法器进行了数值模拟,所有波形逻辑正确,码流清晰且无码型效应。理论验证了两个2-bit二进制数在光域实现乘法运算的可行性。研究结果表明,基于全光标准逻辑单元的可编程逻辑阵列是可行的,利用它可以实现任意组合逻辑功能。
二、触发器的变换及其逻辑功能的扩展（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、触发器的变换及其逻辑功能的扩展（论文提纲范文）
（1）自适应宽电压范围LED线性驱动电源研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与研究意义 |
| 1.2 LED驱动技术的国内外研究现状 |
| 1.3 本文的主要工作和内容安排 |
| 第二章 LED照明驱动技术 |
| 2.1 LED基本原理及特性 |
| 2.1.1 LED的光学特性 |
| 2.1.2 LED的电学特性 |
| 2.1.3 LED的热学特性 |
| 2.2 LED的连接方式 |
| 2.2.1 串联连接 |
| 2.2.2 并联连接 |
| 2.2.3 混联连接 |
| 2.3 LED的驱动方式 |
| 2.3.1 交流驱动 |
| 2.3.2 限流驱动 |
| 2.3.3 开关调节器 |
| 2.3.4 线性调节器 |
| 2.3.5 分段线性调节器 |
| 2.4 本章小结 |
| 第三章 自适应宽电压范围LED线性驱动方案设计与验证 |
| 3.1 常见驱动方案的对比分析 |
| 3.2 本文驱动方案的设计 |
| 3.3 方案的实验验证及分析 |
| 3.3.1 自适应宽电压范围线性电流模块分析与设计 |
| 3.3.2 实验验证 |
| 3.4 本章小结 |
| 第四章 驱动芯片内部模块电路设计及验证 |
| 4.1 运算放大器 |
| 4.1.1 运算放大器的一般结构 |
| 4.1.2 运算放大器的电路设计 |
| 4.1.3 运算放大器的仿真分析 |
| 4.2 带隙基准电路 |
| 4.2.1 带隙基准电路的工作原理 |
| 4.2.2 带隙基准电路的常用结构 |
| 4.2.3 带隙基准电路的电路设计 |
| 4.2.4 带隙基准电路的电路仿真 |
| 4.3 降压稳压电路 |
| 4.3.1 降压稳压电路的工作原理 |
| 4.3.2 降压稳压电路的电路设计 |
| 4.3.3 降压稳压电路的电路仿真 |
| 4.4 栅极驱动电路 |
| 4.4.1 栅极驱动电路的工作原理 |
| 4.4.2 栅极驱动电路的电路设计 |
| 4.4.3 栅极驱动电路的电路仿真 |
| 4.5 电压检测电路 |
| 4.5.1 电压检测电路的电路设计 |
| 4.5.2 电压检测电路的电路仿真 |
| 4.6 逻辑控制电路 |
| 4.7 过压保护电路 |
| 4.8 过温保护电路 |
| 4.9 过流保护电路 |
| 4.10 本章小结 |
| 第五章 芯片整体电路的验证 |
| 5.1 整体电路的工作原理分析 |
| 5.2 整体电路的仿真分析 |
| 5.3 驱动电路的效率 |
| 5.4 本章小结 |
| 第六章 芯片版图设计与验证 |
| 6.1 版图的设计 |
| 6.2 版图的验证 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
（2）基于可重构的网络报文处理关键技术及快速生成方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 应用背景 |
| 1.1.2 技术背景 |
| 1.2 可重构网络处理器设计 |
| 1.2.1 可重构芯片FPGA简介 |
| 1.2.2 可重构网络处理器定义 |
| 1.2.3 多核NP体系结构的应用及挑战 |
| 1.2.4 “Match-action”体系结构应用及挑战 |
| 1.3 应用开发技术简介及挑战 |
| 1.3.1 针对NP的应用开发 |
| 1.3.2 针对可重构芯片的开发 |
| 1.3.3 可重构“Match-action”流水线开发 |
| 1.4 主要研究内容及创新点 |
| 1.5 论文结构 |
| 第二章 相关研究工作 |
| 2.1 现有指令压缩方法 |
| 2.1.1 基于字典的压缩方法 |
| 2.1.2 基于统计的压缩方法 |
| 2.2 解析器设计相关研究 |
| 2.3 面向网络的可编程集成电路发展现状 |
| 2.4 面向网络的高层次综合技术发展现状 |
| 2.5 本章小结 |
| 第三章 可重构处理器内核压缩指令集定制 |
| 3.1 RISC-V指令集简介 |
| 3.1.1 指令集分类 |
| 3.1.2 RISC-V的优势及发展 |
| 3.2 压缩指令集定制方法 |
| 3.2.1 最小化指令集 |
| 3.2.2 压缩指令集重定制 |
| 3.2.3 交叉编译链的移植 |
| 3.3 实验结果及分析 |
| 3.3.1 静态代码压缩率 |
| 3.3.2 指令缓存失效率及性能 |
| 3.4 本章小结 |
| 第四章 “Match-action”流水线结构设计及优化 |
| 4.1 可重构“Match-action”流水线结构设计 |
| 4.2 主要输入输出端口设计 |
| 4.2.1 报文头切片端口 |
| 4.2.2 报文头向量端口和动作向量端口 |
| 4.3 “外部”功能组件设计 |
| 4.4 “Match-action”引擎设计与优化 |
| 4.4.1 “Match-action”表项的结构设计 |
| 4.4.2 表项依赖关系 |
| 4.4.3 “Match-action”引擎流水线设计 |
| 4.5 本章小结 |
| 第五章 基于流水线的协议无关(逆)解析器设计 |
| 5.1 解析器简介 |
| 5.1.1 报文头解析 |
| 5.1.2 报文头形态 |
| 5.1.3 报文封装 |
| 5.1.4 报文头解析过程 |
| 5.1.5 解析图简介 |
| 5.1.6 解析器设计所面临的挑战 |
| 5.2 解析器结构设计 |
| 5.2.1 解析图优化 |
| 5.2.2 解析器流水线结构 |
| 5.3 解析功能模块设计 |
| 5.3.1 解析处理模块硬件结构 |
| 5.3.2 协议类型识别器 |
| 5.3.3 报文头切片移位器 |
| 5.3.4 字段提取器 |
| 5.3.5 协议类型生成器 |
| 5.3.6 其他功能模块 |
| 5.4 逆解析器结构设计 |
| 5.4.1 逆解析器硬件结构 |
| 5.4.2 逆解析器单元设计 |
| 5.5 实验结果及其分析 |
| 5.5.1 移位器性能评估 |
| 5.5.2 解析器性能评估 |
| 5.6 本章小结 |
| 第六章 P4-VHDL的快速设计方法 |
| 6.1 P4 语言及程序开发简介 |
| 6.1.1 网络领域特定语言P4 |
| 6.1.2 P4 对(逆)解析器的描述 |
| 6.1.3 P4 对“Match-action”引擎的描述 |
| 6.2 转换流程 |
| 6.2.1 P4 程序解析 |
| 6.2.2 流水线规划及优化 |
| 6.2.3 映射及生成代码 |
| 6.3 模板库设计 |
| 6.3.1 建立模板 |
| 6.3.2 添加自定义模板 |
| 6.4 评估库设计 |
| 6.4.1 时序估算模型与综合结果 |
| 6.4.2 生成评估库 |
| 6.4.3 评估库的应用 |
| 6.4.4 评估方法 |
| 6.5 实验结果及分析 |
| 6.5.1 参数值的影响 |
| 6.5.2 功能模块比较 |
| 6.5.3 估计方法评估 |
| 6.5.4 应用实例评估 |
| 6.6 本章小结 |
| 第七章 结论与展望 |
| 7.1 本文的主要贡献 |
| 7.2 进一步的工作 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（3）(保守)混沌系统分析及其FPGA设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题研究的背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 课题研究现状及发展趋势 |
| 1.2.1 混沌系统的FPGA设计的研究现状 |
| 1.2.2 混沌系统的图像加密的国内外研究现状 |
| 1.3 本文的研究内容及组织结构 |
| 2 新四维混沌系统Ⅰ的分析、电路及FPGA设计与实现 |
| 2.1 个新四维混沌系统Ⅰ分析 |
| 2.2 动力学特性分析 |
| 2.2.1 初值敏感性分析 |
| 2.2.2 耗散性及对称性分析 |
| 2.2.3 平衡点稳定性分析 |
| 2.2.4 Lyapunov指数图及分岔图分析 |
| 2.2.5 Poincare映射分析 |
| 2.3 混沌系统Ⅰ的电路设计及仿真 |
| 2.4 混沌系统的FPGA设计及实现 |
| 2.4.1 FPGA技术简单介绍 |
| 2.4.2 系统Ⅰ的FPGA设计及实现 |
| 2.5 分数阶混沌系统Ⅰ'的分析及FPGA实现 |
| 2.5.1 分数阶混沌系统Ⅰ'的分析 |
| 2.5.2 分数阶混沌系统Ⅰ'的FPGA设计与实现 |
| 2.6 本章小结 |
| 3 新四维混沌系统Ⅱ的分析、电路及FPGA设计与实现 |
| 3.1 一个新四维混沌系统Ⅱ分析 |
| 3.2 基本动力学特性分析 |
| 3.2.1 初值敏感性分析 |
| 3.2.2 耗散性及对称性分析 |
| 3.2.3 平衡点稳定性分析 |
| 3.2.4 Poincare映射分析 |
| 3.2.5 混沌吸引子的界估算 |
| 3.3 混沌系统Ⅱ的电路设计及仿真 |
| 3.4 混沌系统Ⅱ的FPGA设计及实现 |
| 3.5 分数阶混沌系统Ⅱ'的分析及FPGA实现 |
| 3.5.1 分数阶混沌系统Ⅱ'的分析 |
| 3.5.2 分数阶混沌系统Ⅱ'的FPGA设计与实现 |
| 3.6 本章小结 |
| 4 一个保守系统的分析及其电路实现 |
| 4.1 一个保守混沌系统分析 |
| 4.1.1 初值敏感性分析 |
| 4.1.2 系统初值及相轨迹分析 |
| 4.1.3 Poincare映射分析 |
| 4.1.4 Lyapunov指数图和分岔图分析 |
| 4.2 个保守混沌系统的电路设计及仿真 |
| 4.3 本章小结 |
| 5 几个混沌系统的应用研究 |
| 5.1 分数阶混沌系统Ⅰ'在图像加密中的应用 |
| 5.1.1 加密解密算法步骤 |
| 5.1.2 加密算法安全性能分析 |
| 5.2 一个保守混沌系统在图像加密中的应用 |
| 5.2.1 加密解密算法步骤 |
| 5.2.2 加密算法安全性能分析 |
| 5.3 混沌系统Ⅰ与混沌系统Ⅱ的同步研究 |
| 5.3.1 非线性反馈同步控制器设计 |
| 5.3.2 非线性反馈同步控制器的FPGA设计与同步实现 |
| 5.4 本章小结 |
| 6 总结 |
| 6.1 全文总结 |
| 6.2 论文的创新点 |
| 6.3 论文的不足之处 |
| 7 展望 |
| 8 参考文献 |
| 9 攻读硕士学位期间发表论文情况 |
| 10 致谢 |
（4）面向于3GPP LTE和IEEE802.11系统的频率综合器的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 现代无线通信系统 |
| 1.1.1 LTE系统的概述与演进 |
| 1.1.2 IEEE802.11 标准的概述与演进 |
| 1.1.3 LTE与 IEEE802.11 的融合 |
| 1.1.4 现代无线通信系统收发机结构 |
| 1.2 频率综合器的研究 |
| 1.2.1 锁相频率综合器的研究现状与趋势 |
| 1.2.2 本论文的主要研究目标与意义 |
| 1.3 论文的结构组织 |
| 参考文献 |
| 第2章 锁相频率综合器的结构和原理 |
| 2.1 频率综合器的基本组成 |
| 2.1.1 鉴频鉴相器与电荷泵 |
| 2.1.2 环路滤波器 |
| 2.1.3 压控振荡器 |
| 2.1.4 分频器 |
| 2.1.5 Σ-Δ调制器 |
| 2.2 频率综合器的模型分析 |
| 2.2.1 锁相环线性化模型与传递函数 |
| 2.2.2 锁相环的稳定性 |
| 2.2.3 锁相环的噪声特性 |
| 2.2.4 频率综合器的动态特性 |
| 2.3 整数频率综合器和小数频率综合器 |
| 2.4 小数频率综合器的主要性能参数 |
| 2.4.1 频率准确度和稳定度 |
| 2.4.2 频率分辨率 |
| 2.4.3 频率范围 |
| 2.4.4 相位噪声和抖动 |
| 2.4.5 杂散 |
| 2.4.6 锁定时间 |
| 2.4.7 输出正交特性 |
| 2.5 小结 |
| 参考文献 |
| 第3章 双模锁相频率综合器的系统设计 |
| 3.1 双模频率综合器的指标计算 |
| 3.1.1 3GPP LTE/LTE Advanced |
| 3.1.2 IEEE802.11ac |
| 3.1.3 双模频率综合器系统指标 |
| 3.2 双模频率综合器的系统设计 |
| 3.2.1 双模频率综合器设计分析 |
| 3.2.2 双模频率综合器的系统架构 |
| 3.2.3 环路参数设计 |
| 3.2.4 双模频率综合器的系统仿真 |
| 3.3 小结 |
| 参考文献 |
| 第4章 鉴频鉴相器和电荷泵的设计 |
| 4.1 鉴频鉴相器电路的研究与设计 |
| 4.1.1 鉴频鉴相器的性能指标 |
| 4.1.2 鉴频鉴相器电路设计 |
| 4.2 电荷泵电路的研究与设计 |
| 4.2.1 电荷泵的性能参数 |
| 4.2.2 电荷泵的非理想因素 |
| 4.2.3 电荷泵结构的设计 |
| 4.2.4 电路的设计和优化 |
| 4.2.5 电荷泵电路的充放电电流仿真 |
| 4.3 鉴频鉴相器和电荷泵的版图设计 |
| 4.4 鉴频鉴相器和电荷泵联合仿真验证 |
| 4.5 小结 |
| 参考文献 |
| 第5章 开关电容阵列双频段压控振荡器设计 |
| 5.1 电感电容压控振荡器的研究 |
| 5.1.1 压控振荡器的性能指标 |
| 5.1.2 相位噪声的模型研究与优化技术 |
| 5.2 双频段压控振荡器的设计 |
| 5.2.1 电路拓扑结构 |
| 5.2.2 负阻网络设计 |
| 5.2.3 谐振腔设计 |
| 5.2.4 开关电流源和交叉耦合对设计 |
| 5.2.5 缓冲级设计 |
| 5.2.6 相位噪声优化 |
| 5.3 双频段压控振荡器的版图设计与测试 |
| 5.3.1 版图设计 |
| 5.3.2 芯片测试 |
| 5.4 小结 |
| 参考文献 |
| 第6章 频率综合器数字模块设计 |
| 6.1 可编程分频器 |
| 6.1.1 可编程分频器的结构 |
| 6.1.2 高速2 分频器设计 |
| 6.1.3 基于TSPC的2/3 分频器的设计 |
| 6.1.4 电平转换电路设计 |
| 6.1.5 仿真结果 |
| 6.2 ?-Δ调制器 |
| 6.2.1 MASH1-1-1 调制器的电路设计 |
| 6.2.2 ?-Δ调制器的仿真 |
| 6.3 自动频率校准模块(AFC)设计 |
| 6.3.1 自动频率校准的实现方式 |
| 6.3.2 AFC的频率校准误差 |
| 6.3.3 AFC算法 |
| 6.3.4 自动频率校准的结构设计 |
| 6.3.5 AFC的版图设计和后仿真 |
| 6.4 小结 |
| 参考文献 |
| 第7章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 致谢 |
| 附件:攻读博士学位期间发表的论文 |
（5）基于细胞神经网络的动态可重构逻辑电路关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 注释表 |
| 缩略词 |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究现状及发展动态分析 |
| 1.2.1 混沌与混沌动态逻辑计算 |
| 1.2.2 细胞神经网络 |
| 1.3 论文主要内容 |
| 1.4 论文的结构安排 |
| 第二章 基于非耦合标准CNN的基本动态逻辑运算 |
| 2.1 细胞神经网络的研究与发展 |
| 2.2 非耦合标准细胞神经网络 |
| 2.3 布尔函数基本概念 |
| 2.4 线性可分布尔函数 |
| 2.5 非耦合标准CNN实现动态逻辑门 |
| 2.5.1 非耦合标准CNN实现两输入动态逻辑门基础 |
| 2.5.2 非耦合标准CNN实现两输入动态逻辑门的模板设计 |
| 2.5.3 非耦合标准CNN实现两输入动态逻辑门的电路设计 |
| 2.6 本章小结 |
| 第三章 基于非耦合标准CNN的复杂动态逻辑运算 |
| 3.1 引言 |
| 3.2 线性不可分逻辑函数分解算法 |
| 3.2.1 CFC分解算法 |
| 3.2.2 Compact分解算法 |
| 3.2.3 DNA-like分解算法 |
| 3.2.4 适用于CNN系统的线性不可分布尔函数分解算法 |
| 3.3 基于非耦合标准CNN的“三人表决器”的实现 |
| 3.4 基于非耦合标准CNN的动态全加/减器的实现 |
| 3.4.1 一位全加器的基本结构与组成 |
| 3.4.2 实现一位全加/减器的布尔函数及其分解 |
| 3.4.3 实现一位全加/减器的电路验证及仿真结果 |
| 3.5 非耦合标准CNN的动态可重构D触发器的实现 |
| 3.5.1 单边沿D触发器设计 |
| 3.5.2 时钟边沿可控D触发器设计 |
| 3.5.3 双边沿D触发器设计 |
| 3.6 本章小结 |
| 第四章 基于非耦合异构CNN的动态逻辑运算 |
| 4.1 引言 |
| 4.2 CNN超立方体表达 |
| 4.3 线性判别LDA算法 |
| 4.3.1 两类线性判别分析 |
| 4.4 LDA用于CNN超立方体投影分类 |
| 4.5 两输入变量的非耦合异构细胞实现 |
| 4.5.1 两输入变量的非耦合异构细胞模型及模板参数设计 |
| 4.5.2 两输入变量非耦合异构CNN细胞的电路实现与仿真 |
| 4.6 三输入变量的非耦合异构细胞实现 |
| 4.6.1 三输入变量的非耦合异构细胞模型及模板参数设计 |
| 4.6.2 三输入变量非耦合异构CNN细胞的电路实现与仿真 |
| 4.7 n输入变量的非耦合异构CNN细胞模型设计 |
| 4.7.1 基于分段线性的判别式方程 |
| 4.7.2 多层嵌套的判别式方程 |
| 4.8 本章小结 |
| 第五章 模板参数优化算法的研究 |
| 5.1 引言 |
| 5.2 模板参数设计准则 |
| 5.3 非线性规划问题 |
| 5.3.1 非线性规划问题的数学模型 |
| 5.4 差分进化算法 |
| 5.4.1 差分进化算法基础 |
| 5.5 差分进化算法在细胞模板参数计算中的应用 |
| 5.5.1 DE算法求解细胞模板参数步骤 |
| 5.5.2 细胞模板参数计算示例 |
| 5.5.3 细胞模板参数鲁棒性讨论 |
| 5.5.4 优化目标条件测试结果讨论 |
| 5.6 本章小结 |
| 第六章 基于耦合标准CNN的可重构联想记忆电路 |
| 6.1 引言 |
| 6.2 具有外部输入信号的三元耦合标准细胞神经网络的稳定性 |
| 6.2.1 具有外部输入的三元耦合标准细胞神经网络模型 |
| 6.2.2 具有外部输入的三元耦合标准细胞神经网络的平衡点与完全稳定性 |
| 6.3 三元耦合标准CNN实现联想记忆电路 |
| 6.3.1 三元耦合标准CNN系统结构及单细胞电路 |
| 6.3.2 三元耦合标准CNN系统实现单联想记忆模式 |
| 6.3.3 三元耦合标准CNN系统实现多关联记忆模式 |
| 6.3.4 三元耦合标准CNN系统实现联想记忆功能的电路设计与仿真 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 研究工作的展望 |
| 参考文献 |
| 致谢 |
| 在学期间的研究成果及发表的学术论文 |
| 附录 |
（6）自举驱动式多路输出同步整流芯片的设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 选题背景及研究意义 |
| 1.2 本课题的研究现状及发展趋势 |
| 1.3 本课题研究的主要内容和设计目标 |
| 2 同步整流关键技术 |
| 2.1 同步整流器件的特性 |
| 2.2 同步整流技术 |
| 2.2.1 同步整流技术对于效率的贡献 |
| 2.2.2 同步整流器的驱动方式 |
| 2.3 本章小结 |
| 3 芯片的电路组成及工作原理 |
| 3.1 芯片功能概述 |
| 3.1.1 芯片的工作原理 |
| 3.1.2 芯片各引脚功能定义 |
| 3.2 驱动芯片的系统设计 |
| 3.3 反激变换器的组成和工作原理 |
| 3.3.1 反激变换器的组成 |
| 3.3.2 反激变换器的工作模式 |
| 3.4 驱动芯片同步整流的工作原理 |
| 3.5 驱动芯片自举功能的工作原理 |
| 3.6 本章小结 |
| 4 芯片内部电路模块的设计与仿真 |
| 4.1 模拟电路设计 |
| 4.1.1 迟滞比较器的设计 |
| 4.1.2 电流基准的设计 |
| 4.1.3 电压基准的设计 |
| 4.1.4 CMOS传输门的设计 |
| 4.1.5 欠压保护电路的设计 |
| 4.1.6 自举电路的设计 |
| 4.2 逻辑电路设计 |
| 4.2.1 反相器的设计 |
| 4.2.2 与门和或门的设计 |
| 4.2.3 基本RS触发器的设计 |
| 4.2.4 T′触发器的设计 |
| 4.3 本章小结 |
| 5 版图设计及验证 |
| 5.1 芯片的版图设计 |
| 5.1.1 基本集成电路工艺介绍 |
| 5.1.2 版图设计 |
| 5.1.3 版图布局 |
| 5.2 芯片版图的检查验证 |
| 5.2.1 DRC验证 |
| 5.2.2 LVS验证 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）基于多位触发器的数字电路低功耗设计方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 设计背景 |
| 1.2 国内外研究现状 |
| 1.3 研究目的及意义 |
| 1.4 本文研究内容及章节安排 |
| 第二章 功耗组成与多位触发器设计 |
| 2.1 功耗的组成 |
| 2.1.1 静态功耗的组成 |
| 2.1.2 动态功耗的组成 |
| 2.2 多位触发器技术 |
| 2.2.1 多位触发器的结构 |
| 2.2.2 多位触发器的工作原理 |
| 2.3 多位触发器电路设计 |
| 2.3.1 触发器的电路 |
| 2.3.2 多位触发器的设计 |
| 2.4 仿真结果分析 |
| 2.5 本章小结 |
| 第三章 SHA256算法设计与验证 |
| 3.1 SHA256算法介绍 |
| 3.1.1 函数的组成 |
| 3.1.2 算法划分 |
| 3.2 SHA256模块设计 |
| 3.3 测试流程 |
| 3.3.1 单元库介绍 |
| 3.3.2 单元介绍 |
| 3.3.3 测试流程介绍 |
| 3.4 仿真结果验证 |
| 3.5 本章小结 |
| 第四章 多位触发器综合及布局布线 |
| 4.1 DC综合 |
| 4.1.1 DC综合介绍 |
| 4.1.2 多位触发器的综合 |
| 4.1.3 DC输出报告分析 |
| 4.2 ICC布局布线 |
| 4.2.1 数据准备 |
| 4.2.2 布图 |
| 4.2.3 布局 |
| 4.2.4 时钟树综合 |
| 4.2.5 布线 |
| 4.3 本章小结 |
| 第五章 时序测试与功耗分析 |
| 5.1 静态时序分析 |
| 5.2 VCS仿真 |
| 5.3 实验结果分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 1. 基本情况 |
| 2. 教育背景 |
| 附录A |
| 附录B |
| 附录C |
（8）QCA加法器及触发器的容错设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 CMOS电路的极限 |
| 1.2 目前研究进展 |
| 1.3 研究内容以及章节安排 |
| 第二章 QCA基础知识 |
| 2.1 QCA元胞 |
| 2.1.1 四量子点元胞 |
| 2.1.2 五量子点元胞 |
| 2.1.3 其它类型的元胞 |
| 2.2 QCA的量子力学原理 |
| 2.2.1 波函数的统计解释 |
| 2.2.2 薛定谔方程 |
| 2.2.3 定态薛定谔方程 |
| 2.2.4 孤立元胞的哈伯德模型 |
| 2.2.5 元胞-元胞响应函数 |
| 2.2.6 元胞的相干动力学特性 |
| 2.2.7 元胞的双稳态特性 |
| 2.2.8 功耗 |
| 2.3 时钟 |
| 2.3.1 时钟的第一阶段:switch |
| 2.3.2 时钟的第二阶段:hold |
| 2.3.3 时钟的第三阶段:release |
| 2.3.4 时钟的第四阶段:relax |
| 2.4 QCA基本器件单元 |
| 2.4.1 传输线 |
| 2.4.2 扇出传输线 |
| 2.4.3 反相器 |
| 2.4.4 三输入择多门 |
| 2.5 交叉线 |
| 2.5.1 共面交连 |
| 2.5.2 异面交连 |
| 2.5.3 两种交联结构的比较 |
| 2.6 QCA电路设计的仿真软件 |
| 2.6.1 数字仿真引擎 |
| 2.6.2 非线性逼近仿真引擎 |
| 2.6.3 双稳态仿真引擎 |
| 2.6.4 仿真引擎的总结 |
| 2.7 本章小结 |
| 第三章 QCA加法器设计与容错分析 |
| 3.1 QCA缺陷种类及其定义 |
| 3.2 3×5模块QCA电路设计与分析 |
| 3.2.1 三输入容错择多门设计 |
| 3.2.2 五输入容错择多门设计 |
| 3.3 容错加法器设计 |
| 3.3.1 全加器设计 |
| 3.3.2 高位加法器的设计 |
| 3.4 本章总结 |
| 第四章 基于QCA的触发器设计及其性能分析 |
| 4.1 概率转移矩阵 |
| 4.2 基于QCA的RS触发器实现 |
| 4.3 基于QCA的JK触发器设计 |
| 4.3.1 基于QCA的JK触发器设计原理分析 |
| 4.3.2 边沿触发结构的设计 |
| 4.3.3 触发结构的可靠性分析及缺陷研究 |
| 4.3.4 JK触发器的实现及其优化 |
| 4.4 基于QCA的D触发器的实现 |
| 4.4.1 电平触发D触发器 |
| 4.4.2 主从D触发器 |
| 4.4.3 边沿D触发器 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（9）量子电路设计及其在加密算法中的应用研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 选题的研究背景与意义 |
| 1.2 量子逻辑电路研究现状及发展趋势 |
| 1.3 本文的研究内容与结构安排 |
| 1.4 本章小结 |
| 第二章 量子电路基础及加密算法简介 |
| 2.1 量子电路基础知识 |
| 2.1.1 量子比特 |
| 2.1.2 量子逻辑电路性能评价指标 |
| 2.2 基本可逆逻辑门 |
| 2.3 加密算法简介 |
| 2.4 本章小结 |
| 第三章 量子组合电路设计 |
| 3.1 可逆多路选择器设计 |
| 3.2 可逆优先编码器设计 |
| 3.2.1 可逆 4_2 优先编码器的电路结构 |
| 3.2.2 功能仿真 |
| 3.2.3 性能分析 |
| 3.3 可逆比较器设计 |
| 3.3.1 两位可逆比较器的电路结构 |
| 3.3.2 功能仿真 |
| 3.3.3 性能分析 |
| 3.4 本章小结 |
| 第四章 量子时序电路设计 |
| 4.1 可逆寄存器设计 |
| 4.1.1 可逆逻辑门NDFG |
| 4.1.2 四位可逆寄存器设计 |
| 4.1.3 四位可逆通用移位寄存器设计 |
| 4.2 可逆触发器设计 |
| 4.2.1 可逆逻辑门TFG |
| 4.2.2 可逆T触发器设计 |
| 4.2.3 可逆JK触发器设计 |
| 4.3 计数器的量子逻辑设计 |
| 4.3.1 四位BCD行波计数器 |
| 4.3.2 四位二进制同步加/减计数器 |
| 4.4 本章小结 |
| 第五章 有限域上模逆电路的量子逻辑设计 |
| 5.1 有限域概述 |
| 5.2 模逆算法简介 |
| 5.3 模逆电路的量子逻辑设计 |
| 5.3.1 电路结构 |
| 5.3.2 工作过程 |
| 5.3.3 仿真实验与结果分析 |
| 5.4 本章小结 |
| 第六章 量子电路进化设计方法研究 |
| 6.1 数学模型与设计规则 |
| 6.2 量子进化算法 |
| 6.2.1 编码方法 |
| 6.2.2 量子遗传算法 |
| 6.3 设计实例及功能仿真 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 课题展望 |
| 参考文献 |
| 致谢 |
| 附录：攻读学位期间参与的科研项目与公开发表的论文 |
（10）基于标准逻辑单元的全光可编程逻辑阵列（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 全光数字逻辑的研究背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.3 全光逻辑的主要研究方法 |
| 1.4 本论文的主要工作 |
| 2 基于全光标准逻辑单元的可编程逻辑阵列(CLUs-PLA) |
| 2.1 引言 |
| 2.2 可编程逻辑阵列 |
| 2.3 光域实现可编程逻辑阵列面临的问题 |
| 2.4 基于全光标准逻辑单元的可编程逻辑阵列(CLUs-PLA) |
| 2.5 本章小结 |
| 3 基于SOA-滤波器构建的全光标准逻辑单元 |
| 3.1 引言 |
| 3.2 本论文所用的SOA理论模型 |
| 3.3 SOA级联滤波器数值模型 |
| 3.4 SOA-滤波器结构实现40Gb/s两/三输入CLU的实验研究 |
| 3.5 SOA-滤波器结构实现40Gb/s四输入CLU的实验研究 |
| 3.6 方案可重构可扩展性的讨论 |
| 3.7 本章小结 |
| 4 基于SOA-Sagnac环构建的全光标准逻辑单元 |
| 4.1 引言 |
| 4.2 SOA-Sagnac环实现逻辑单元的数值研究 |
| 4.3 20Gb/s可重构多输入或门和或非门 |
| 4.4 42Gb/s三输入CLU的实验研究 |
| 4.5 本章小结 |
| 5 基于HNLF构建的全光标准逻辑单元 |
| 5.1 引言 |
| 5.2 本论文所用的HNLF理论模型 |
| 5.3 基于HNLF中FWM实现同步多输入与门的数值研究 |
| 5.4 40Gb/s同步两输入和三输入CLU的实验研究 |
| 5.5 基于同步多输入CLUs构建的扩展型CLUs-PLA |
| 5.6 扩展型CLUs-PLA计算容量的讨论 |
| 5.7 本章小结 |
| 6 CLUs-PLA实例研究 |
| 6.1 引言 |
| 6.2 可重构全光全加器和全减器 |
| 6.3 4线-2线全光优先编码器 |
| 6.4 二进制乘法器 |
| 6.5 CLUs-PLA集成化的讨论 |
| 6.6 本章小结 |
| 7 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录1 攻读博士期间发表的论文 |
| 附录2 英文缩写简表 |
四、触发器的变换及其逻辑功能的扩展（论文参考文献）
- [1]自适应宽电压范围LED线性驱动电源研究[D]. 王壮. 贵州大学, 2020(04)
- [2]基于可重构的网络报文处理关键技术及快速生成方法研究[D]. 曹壮. 国防科技大学, 2020(02)
- [3](保守)混沌系统分析及其FPGA设计[D]. 刘世龙. 天津科技大学, 2019(07)
- [4]面向于3GPP LTE和IEEE802.11系统的频率综合器的研究[D]. 唐欣. 东南大学, 2018(03)
- [5]基于细胞神经网络的动态可重构逻辑电路关键技术研究[D]. 刘砚一. 南京航空航天大学, 2018(01)
- [6]自举驱动式多路输出同步整流芯片的设计[D]. 郭婷婷. 西安科技大学, 2017(01)
- [7]基于多位触发器的数字电路低功耗设计方法研究[D]. 郑勋绩. 西安电子科技大学, 2017(04)
- [8]QCA加法器及触发器的容错设计[D]. 杜化鲲. 合肥工业大学, 2017(02)
- [9]量子电路设计及其在加密算法中的应用研究[D]. 汤其妹. 安徽师范大学, 2016(05)
- [10]基于标准逻辑单元的全光可编程逻辑阵列[D]. 雷蕾. 华中科技大学, 2014(07)